イーサネット - PHY、MAC、および MII の基礎

PHY は、物理層を実装する物理インターフェイス トランシーバーです。 MII/GMII (Media Independent Interface) サブレイヤー、PCS (Physical Coding Sublayer)、PMA (Physical Medium Attachment) サブレイヤー、PMD (Physical Medium Dependent) サブレイヤー、MDI サブレイヤーを含みます。 データの送受信に必要な電気信号と光信号、ライン ステータス、クロック リファレンス、データ エンコーディング、および回路を定義し、データ リンク層デバイスへの標準インターフェイスを提供します。 物理層チップは PHY と呼ばれます。 Módulo Bluetooth

MAC は Media Access Control の略で、Media Access Control のサブレイヤプロトコルです。 プロトコルは、OSI 7 層プロトコルのデータリンク層の下半分に位置し、主に物理層の物理媒体の制御と接続を担当します。 データを送信する際、MACプロトコルは事前に送信可否を判断し、送信可能であればデータに制御情報を付加し、最終的にデータと制御情報を指定されたフォーマットで物理層に送信します。 ; データ受信時、MAC プロトコルはまず入力情報に伝送エラーがあるかどうかを判定し、エラーがなければ制御情報を取り除いて LLC 層に送る。 イーサネット MAC は、IEEE-802.3 イーサネット標準によって定義されています。

MII は Media Independent Interface であり、Media Independent Interface とも呼ばれます。 これは、IEEE-802.3 によって定義されたイーサネットの業界標準です。 これには、データ インターフェイスと、MAC と PHY 間の管理インターフェイスが含まれます。 データ インターフェイスは、トランスミッタとレシーバ用の 2 つの独立したチャネルで構成されます。 各チャネルには、独自のデータ、クロック、および制御信号があります。

MII データ インターフェイスには合計 16 の信号が必要です。 管理インターフェイスは 2 信号インターフェイスです。1 つはクロック信号で、もう 1 つはデータ信号です。 管理インターフェイスを介して、上位層は PHY を監視および制御できます。

MAC と PHY は、一方がデータ リンク層で、もう一方が物理層であり、どちらも MII を介してデータを送信することがわかります。

システム構成

ハードウェアの観点から見ると、イーサネットの回路インターフェイスは、一般に、CPU、MAC (Media Access Control) コントローラー、および物理層インターフェイス (物理層 PHY) で構成されます。

上記の 3 つの部分については、必ずしも独立したチップではなく、主に次のような状況があります。

CPU は MAC と PHY を統合していますが、これは困難です。

CPU は MAC を統合し、PHY は独立したチップを採用します (主流のソリューション)。

CPU は MAC と PHY を統合せず、MAC と PHY は独立したチップまたは統合チップを使用 (ハイエンド使用)

PHY は多数のアナログ ハードウェアを統合し、MAC は典型的な全デジタル デバイスです. チップ領域とアナログ/デジタル ハイブリッド アーキテクチャが、MAC をマイクロコントローラに統合し、PHY をチップの外に残す理由です. より柔軟で高密度のチップ技術は、MAC と PHY のシングルチップ統合をすでに実現しています。

一般的に使用されるCPUはMACを統合し、PHYは独立したチップソリューションを採用しています.点線は、CPUとMACが統合されていることを示し、PHYチップはMIIインターフェースを介してCPU上のMACに接続されています;

このソリューションの場合、ハードウェア ソリューションは独立したソリューションよりも単純です. PHY と MAC の間には 2 つの重要なハードウェア インターフェイスがあります:

MDIO バス インターフェイス。主に PHY チップの CPU のレジスタ構成を完了します。

MII は Media Independent Interface であり、Media Independent Interface とも呼ばれます。 一般的なものは、MII、RMII、GMII、RGMII などです。 「メディアに依存しない」とは、MAC ハードウェアを再設計または交換することなく、あらゆるタイプの PHY デバイスが機能することを意味します。 MII データ インターフェイスには、以下を含む合計 16 の信号が必要です。

・送信データ - TXD[3:0]

・送信ストロボ - TX_EN

・送信クロック - TX_CLK

・送信エラー - TX_ER/TXD4

· 受信データ - RXD[3:0]

・受信ストロボ - RX_DV

・受信クロック - RX_CLK

・受信エラー - RX_ER/RXD4

・衝突表示 - COL

・キャリアセンス-CRS

一般的に言えば、IC が PHY を読み書きするための一連の信号: MDC (クロック)、MDIO (データ) は、データ サンプリング リファレンス用の 2 つのクロック セットです。 周波数は、各 4 ビット出力、入力バス (TX[0:3]、RX[0:3]) で 25MHz (TX_CLK、RX_CLK) である必要があります。 入力データの入出力の準備を相手に通知するイネーブル信号（TX_EN）。 出力および入力エラー通知信号 (TX_ER、RX_ER)。 有効な着信データ通知信号 (RX_DV) を取得します。 ネットワークが混雑していることを示す衝突信号 (Col)。

キャリア応答信号 (CRS) として、電位は +5V または +3.3V です。Módulo inalámbrico WiFi

MIIは25MHzのクロックレートで4ビット、つまりハーフバイトモードで双方向にデータを送信し、その動作速度は100Mb / sに達する可能性があります。 MII はすべてのデータを送信し、ネットワークのデータ制御を行いますが、MAC は PHY の動作状態を判断し、SMI (Serial Management Interface) インターフェイスを使用して PHY のレジスタを読み書きすることで PHY を制御します。 PHY のレジスタの一部は IEEE によって定義されているため、PHY は現在のステータスをレジスタに反映し、MAC は SMI バスを介して PHY のステータス レジスタを継続的に読み取り、PHY の現在のステータスを認識します。接続速度とデュプレックス機能 待機します。 もちろん、SMI を介して PHY レジスタを設定して、フロー制御の開始と終了、自動ネゴシエーション モードまたは必須モードなどの制御目的を達成することもできます。

物理的に接続されたMIIバスとSMIバスでも、PHYのステータスレジスタとコントロールレジスタでも、IEEE仕様があるので、他社のMACとPHYが協調して動作します。 もちろん、各社の PHY の独自機能と連携させるには、ドライバを適宜変更する必要があります。

SMI は MAC コア アクセス PHY レジスタ インターフェイスです. 2 つのラインで構成されています, デュプレックス, MDC はクロックであり, MDIO は双方向のデータ通信です. 原理的には I2C バスに似ており, 複数の異なる PHY にアクセスすることもできます.バスを通して。

MDC/MDIO の基本機能:

2 線式: MDC (クロックライン) と MDIO (データライン)。

・クロック周波数：2.5MHz

通信方式：バス方式、同時接続可能なPHY数は32

・MACチップは、SMIインターフェースを介してPHY層チップを積極的にポーリングし、ステータス情報の取得やコマンド情報の発行を行います。

その後、ギガビット イーサネット ポートをサポートするために、ギガビット イーサネットの MII インターフェイス、つまり GMII インターフェイスが始まりました。 現在、RGMII がより一般的に使用されているため、MAC と PHY 間のピン数が減少しています。 データ信号と制御信号は混合され、動作クロックの立ち上がりエッジと立ち下がりエッジで同時にサンプリングされます。対応する関係は次のとおりです。

4bit*2.5M=10Mbps なので、10M 帯域幅は 2.5MHz に相当します。

4bit*25M=100Mbps であるため、100M 帯域幅は 25MHz に相当します。

1000M 帯域幅は 125MHz、4bit*125M=1000Mbps に相当します。250MHz の周波数は高すぎるため、ダブルエッジ サンプリング テクノロジが使用されます (設計が複雑になります)。